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Prof. Dr.-Ing. habil. Andreas Mitschele-Thiel

Fachgebietsleiter

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INHALTE

Studentische Arbeiten

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Integrierte HW/SW-Systeme

Thema

Entwurf von Demoanwendungen für das NEEK System

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
Marian Sauer
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Vergleich der Standards IEEE1149.1 und IEEE1149.7

Typ:
Hauptseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dr.-Ing. Jorge Hernán Meza Escobar
Dipl.-Math. Jörg Sachße
Bearbeiter:
Steffen Krug
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Möglichkeiten und Grenzen von ZamiaCAD

Typ:
Hauptseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
Paul Harig
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Recherche zu Möglichkeiten der automatischen VHDL Generierung

Typ:
Hauptseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
Torsten Reissland
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Portierung eines vorgegebenen Soft-Core Prozessors auf unterschiedliche FPGA Umgebungen

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dr.-Ing. Jorge Hernán Meza Escobar
Dipl.-Math. Jörg Sachße
Bearbeiter:
Alexander Krahn
Erik Wolf
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Recherche und Beginn der Entwicklung eines Assemblers für einen soft-core Prozessor auf FPGA

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Jorge Hernán Meza Escobar
Dipl.-Math. Jörg Sachße
Bearbeiter:
Daniel Stanko
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Vergleich unterschiedlicher Soft-Core Prozessorrealisierungen auf FPGA

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dr.-Ing. Jorge Hernán Meza Escobar
Dipl.-Math. Jörg Sachße
Bearbeiter:
Alexander Krahn
Erik Wolf
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Recherche zu Prozessoren mit anwendungsspezifischem Befehlssatz (ASIP) und konfigurierbaren Prozessorarchitekturen

Typ:
Hauptseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dr.-Ing. Jorge Hernán Meza Escobar
Dipl.-Math. Jörg Sachße
Bearbeiter:
Stefan Bambl
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Entwicklung einer adaptiven VHDL Testbench zur Verifikation einer Familie von Soft-Core Prozessoren

Typ:
Bachelorarbeit
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dr.-Ing. Jorge Hernán Meza Escobar
Dipl.-Math. Jörg Sachße
Bearbeiter:
Christian Hergenröder
Status:
abgeschlossen
Abstract:
Die vorliegende Arbeit beschäftigt sich mit der Entwicklung einer adaptiven Testbench, mit welcher der Befehlssatz einer Familie von Soft-Core Prozessoren veri ziert werden soll.
Die verschiedenen Prozessoren liegen als Hardwarebeschreibung in VHDL vor, weswegen auch die Testumgebung in VHDL entwickelt wird. Hierzu werden zunäachst einige Grundlagen zum Thema Veri kation, insbesondere in Hinblick auf selbsttestende Testbenches gescha en. Nach Erfassung der Anforderungen wird ein Konzept entwickelt, welches diese erfüullt. Die Ergebnisse der praktischen Arbeit werden im Kapitel Implementierung gezeigt, wobei die einzelnen Komponenten genau erläautert werden.
Daraufhin wird die korrekte Funktionsweise der Testumgebung veri ziert. Schließlich wird ein kurzer Ausblick auf möogliche Weiterentwicklungen gegeben.

Thema

Recherche zum Stand der Technik zur Beschleunigung des Boundary Scan basierten Testens über JTAG

Typ:
Hauptseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dr.-Ing. Jorge Hernán Meza Escobar
Dipl.-Math. Jörg Sachße
Bearbeiter:
René Scheibe
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Untersuchungen zum IJTAG Standard

Typ:
Hauptseminar
Betreuer:
Dr.-Ing. Heinz- Dietrich Wuttke
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
Marc Kaiser
Status:
abgeschlossen
Abstract:

Thema

Untersuchung von Möglichkeiten und Implementierung zu einer variablen Verschaltung von FPGA basierten Prozessoren mit I/O Komponenten

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
René Scheibe
Status:
abgeschlossen
Abstract:

Thema

Modellierung und Implementierung einer Ansteuerung für NetzwerkPHYs

Typ:
Studienarbeit
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dipl.-Math. Jörg Sachße
Bearbeiter:
René Schmidt
Status:
abgeschlossen
Abstract:

Thema

Umsetzung eines UML Parsers und VHDL Generators

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Heinz- Dietrich Wuttke
Dr.-Ing. Steffen Ostendorff
Dipl.-Math. Jörg Sachße
Bearbeiter:
Patrick Hanisch
Tim Schuschies
Status:
abgeschlossen
Abstract:

Thema

Recherche zur Generierung von VHDL aus UML Modellen

Typ:
Hauptseminar
Betreuer:
Dr.-Ing. Heinz- Dietrich Wuttke
Dr.-Ing. Steffen Ostendorff
Dipl.-Math. Jörg Sachße
Bearbeiter:
Philipp Wagner
Status:
abgeschlossen
Abstract:

Thema

FPGA gestützte Boundary Scan Tests von dynamischen Speicherstrukturen

Typ:
Masterarbeit
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dr.-Ing. Jorge Hernán Meza Escobar
Dipl.-Math. Jörg Sachße
Bearbeiter:
Christian Hergenröder
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Konzept und Anbindung einer Testschnittstelle eines FPGA-basierten Prozessors

Typ:
Diplomarbeit
Betreuer:
Dr.-Ing. Heinz- Dietrich Wuttke
Dr.-Ing. Steffen Ostendorff
Dipl.-Math. Jörg Sachße
Bearbeiter:
Christian Boigs
Status:
abgeschlossen
Abstract:
Diese Diplomarbeit ist Teil eines Projekts zur Entwicklung eines ganzheitlichen Ansatz einer Test Architektur in FPGA-basierten Systemen mittels Boundary Scan.
Ziel der Arbeit war es, sich über Standards und Ansätze im Bereich von Schnittstellen zum Testen und Debuggen anhand einschlägiger Literatur zu informieren und in Anlehnung daran sowie eigener Vorstellungen solch eine Schnittstelle zu konzeptionieren. Ausgehend von dem Konzept sollte eine exemplarische Implementierung erfolgen.
Zuerst werden die Grundlagen von Testkonzepten bis hin zum prozessorbasierten Test, dem die Entwicklung zuzuordnen ist, präsentiert. Anschließend werden verschiedene Standards für das Testen und Debuggen betrachtet, die Relevanz für den Entwurf haben oder auch Alternativen
darstellen. In der Konzeption sind einige wichtige Entwurfsideen für die Debugschnittstelle festgehalten
und erläutert und dazu folgend wird die Umsetzung einer exemplarischen Schnittstelle von dem Aufbau über Funktion bis hinzu zum Testen beschrieben. Darauf aufbauend werden
noch einige mögliche Anpassung und Erweiterungen der Schnittstelle für das Projekt umrissen.
Für die Dokumentation befindet sich im Anhang noch eine Liste aller implementierten Befehle jeweils mit einer kurzen Beschreibung und einem Beispiel.

Thema

Konzept und Realisierung einer zentralen Regeleinheit für mobile Fluggeräte auf FPGA

Typ:
Diplomarbeit
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dr.-Ing. Thomas Volkert
Bearbeiter:
Thomas Hertwig
Status:
abgeschlossen
Abstract:

Thema

Analyse und Implementierung von Grundfunktionen für Flashtests mittels FPGAs

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dipl.-Math. Jörg Sachße
Bearbeiter:
Reza Balaghiasefi
Orlando Petsch
Status:
abgeschlossen
Abstract:

Thema

Leistungsfähige FAT32-Implementierung für ein FPGA/Mikrocontroller-System

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
Stephan Simon
Stefan Vogel
Status:
abgeschlossen
Abstract:

Thema

Möglichkeiten der integrierten USB2.0-Funktionalität moderner Mikrocontroller

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Prof. h. c. Karsten Henke
Bearbeiter:
Johannes Both
Folker Schwesinger
Status:
abgeschlossen
Abstract:

Thema

Analyse und prototypische Implementierung JTAG-baiserter PLD-Programmierung

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
Alexander Krahn
Erik Wolf
Status:
abgeschlossen
Abstract:

Thema

Recherche und Umsetzung von Verfahren zur Nahbereichsortung im 3D Bereich von mobilen Plattformen

Typ:
Studienarbeit
Betreuer:
Dipl.-Ing. Alexander Krause
Bearbeiter:
Thomas Schmidt
Status:
abgeschlossen
Abstract:

Thema

Entwurf eines SRAM Simulationsmodells für FPGA basierte Tests mit VHDL

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Dr.-Ing. Jorge Hernán Meza Escobar
Dipl.-Math. Jörg Sachße
Bearbeiter:
René Scheibe
Status:
abgeschlossen
Abstract:
nicht verfügbar

Thema

Ansteuerung eines Displays für Beobachtungs- und Kontrollfunktionen

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
Christian Lehmann
Status:
abgeschlossen
Abstract:

Thema

Emulation-Based Debugging

Typ:
Hauptseminar
Betreuer:
Dr.-Ing. Heinz- Dietrich Wuttke
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
René Schmidt
Status:
abgeschlossen
Abstract:

Thema

Erstellung eines Testkonzeptes für Funktionsprüfungen eines Fahrwerksteuergerätes

Typ:
Diplomarbeit
Betreuer:
Dr.-Ing. Heinz- Dietrich Wuttke
Bearbeiter:
Stefan Schweinitzer
Status:
abgeschlossen
Abstract:

Thema

Recherche und Analyse von Einsatzmöglichkeiten für FPGAs in Mikrokoptersteuerungen

Typ:
Hauptseminar
Betreuer:
Dr.-Ing. Prof. h. c. Karsten Henke
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
Thomas Hertwig
Status:
abgeschlossen
Abstract:

Thema

Programmierung einer Videosnake auf FPGA

Typ:
Projektseminar
Betreuer:
Dr.-Ing. Heinz- Dietrich Wuttke
Dr.-Ing. Steffen Ostendorff
Bearbeiter:
René Hutschenreuter
René Schmidt
Status:
abgeschlossen
Abstract:

Thema

Grafische Positionsüberwachung einer mobilen Kommunikationsplatform

Typ:
Hauptseminar
Betreuer:
Dr.-Ing. Thomas Volkert
Bearbeiter:
Sven Biegler
Status:
abgeschlossen
Abstract: