Abgeschlossen

• Dynamische Faults (Hauptseminar)
• Entwicklung einer adaptiven VHDL Testbench zur Verifikation einer Familie von Soft-Core Prozessoren (Bachelorarbeit)
• Entwicklung eines intelligenten IEEE1149.1 I/O Moduls (Bachelorarbeit)
• Entwicklung eines Software-Simulators für den ROBSY Prozessor (Projektseminar)
• Entwurf eines DUT Models für Flashspeicher (Bachelorarbeit)
• Entwurf eines SPI Flash und I2C EEPROM Simulationsmodells für FPGA basierte Tests mit VHDL und PSL (Projektseminar)
• Entwurf eines SRAM Simulationsmodells für FPGA basierte Tests mit VHDL (Projektseminar)
• Entwurf und Ansteuerung eines Boundary Scan Controllers mit optimiertem Datendurchsatz für die Prozessor-Emulation mit unterschiedlichen Protokollen (Bachelorarbeit)
• Erstellung von PSL Beschreibungen zur Verifikation des ROBSY Prozessors (Projektseminar)
• FPGA gestützte Boundary Scan Tests von dynamischen Speicherstrukturen (Masterarbeit)
• GÖPEL ESA Coach Board und Cascon Galaxy Suite (Projektseminar)
• Hardware Profiling für die Analyse der ROBSY Prozessor Programmausführung (Projektseminar)
• HLS und OpenCL FPGA Entwurfstechnologien (Hauptseminar)
• Implementieren eines Mico32 Prozessors auf einem FPGA (Projektseminar)
• Implementierung des ROBSY Test-Konzepts für den strukturellen Test am Beispiel des DE0 Boards (Projektseminar)
• Implementierung eines virtuellen FPGA Testinstrumentes für SRAM Test (Projektseminar)
• Implementierung von Algorithmen zur Ansteuerung einer SD-Karte in Hardware (VHDL) (Projektseminar)
• Implementierung von Pipelining für den ROBSY Prozessor (Bachelorarbeit, Masterarbeit)
• Optimierung der ATE/Prozessor Kommunikationszeiten im Rahmen des ROBSY-Testsystems (Projektseminar)
• Portierung eines vorgegebenen Soft-Core Prozessors auf unterschiedliche FPGA Umgebungen (Projektseminar)
• Recherche und Beginn der Entwicklung eines Assemblers für einen soft-core Prozessor auf FPGA (Projektseminar)
• Recherche und Implementierung von TPGs für Verbindungstest auf Boardebene mittels FPGA-gestütztem Testsystem (Projektseminar)
• Recherche zu High Level Decision Diagrams und deren Funktionsweise (Hauptseminar)
• Recherche zu IEEE1149.1-2013 IEEEP1687 Standards (Hauptseminar)
• Recherche zu Möglichkeiten der Hardware-Kompilierung (Hauptseminar)
• Recherche zu NISC (Hauptseminar)
• Recherche zu partieller dynamischer Rekonfiguration von FPGAs (Hauptseminar)
• Recherche zu Prozessoren mit anwendungsspezifischem Befehlssatz (ASIP) und konfigurierbaren Prozessorarchitekturen (Hauptseminar)
• Recherche zu PSL (Property Specification Language) (Hauptseminar)
• Recherche zum OpenJTAG Projekt (Hauptseminar)
• Recherche zum Stand der Technik zur Beschleunigung des Boundary Scan basierten Testens über JTAG (Hauptseminar)
• Recherche zur Konfiguration und Befehlssatz Erweiterung der Nios II und Microblaze Prozessoren (Hauptseminar)
• Recherche zur System-on-Chip Zinq 7000 Familie (Hauptseminar)
• ROBSY Prozessor Befehlsatz-Erweiterung für Patterngenerierung (Bachelorarbeit)
• Systembeschreibung mittels VHDL/SystemC/C am Beispiel eines Prozessors (Bachelorarbeit)
• Test von dynamischen RAM-Bausteinen mittels Boundary Scan (Hauptseminar)
• Untersuchung der Kontrollstruktur- und Vergleichsbefehle von ARM und MIPS Prozessoren (Hauptseminar)
• Untersuchung und Klassifizierung von FPGA Testinstrumenten (Hauptseminar)
• Untersuchung und Vergleich der Synthese-Ergebnisse von verschiedenen Prozessor-Varianten (Projektseminar)
• Untersuchung von automatischen Anpassungsmethoden für parametrisierbare soft-core Prozessoren (Hauptseminar)
• Untersuchungen zur Modularisierung und Parametrisierung eines VHDL Prozessors zur automatischen Erzeugung von Prozessor Derivaten (Bachelorarbeit)
• Vergleich der Standards IEEE1149.1 und IEEE1149.7 (Hauptseminar)
• Vergleich unterschiedlicher Soft-Core Prozessorrealisierungen auf FPGA (Projektseminar)