INHALTE
Mitarbeiter
Projektmitarbeiter
Dipl.-Math. Jörg Sachße
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Studentische Arbeiten
Abgeschlossen
- Analyse und Implementierung von Grundfunktionen für Flashtests mittels FPGAs (Projektseminar)
- Entwicklung einer adaptiven VHDL Testbench zur Verifikation einer Familie von Soft-Core Prozessoren (Bachelorarbeit)
- Entwicklung eines intelligenten IEEE1149.1 I/O Moduls (Bachelorarbeit)
- Entwicklung eines Software-Simulators für den ROBSY Prozessor (Projektseminar)
- Entwurf eines SPI Flash und I2C EEPROM Simulationsmodells für FPGA basierte Tests mit VHDL und PSL (Projektseminar)
- Entwurf eines SRAM Simulationsmodells für FPGA basierte Tests mit VHDL (Projektseminar)
- Entwurf und Validierung eines Mikroprozessors für FPGA basierte Tests (Diplomarbeit)
- FPGA gestützte Boundary Scan Tests von dynamischen Speicherstrukturen (Masterarbeit)
- Implementieren eines Mico32 Prozessors auf einem FPGA (Projektseminar)
- Implementierung von Algorithmen zur Ansteuerung einer SD-Karte in Hardware (VHDL) (Projektseminar)
- Konzept und Anbindung einer Testschnittstelle eines FPGA-basierten Prozessors (Diplomarbeit)
- Modellierung und Implementierung einer Ansteuerung für NetzwerkPHYs (Studienarbeit)
- Portierung eines vorgegebenen Soft-Core Prozessors auf unterschiedliche FPGA Umgebungen (Projektseminar)
- Realisierung und Auswertung verschiedener Ansätze zur Lösung von Problemen auf Graphen (Projektseminar)
- Recherche und Beginn der Entwicklung eines Assemblers für einen soft-core Prozessor auf FPGA (Projektseminar)
- Recherche zu Bewertungskriterien aktueller Testverfahren über boundary scan (BSCAN) (Hauptseminar)
- Recherche zu High Level Decision Diagrams und deren Funktionsweise (Hauptseminar)
- Recherche zu Möglichkeiten der Hardware-Kompilierung (Hauptseminar)
- Recherche zu NISC (Hauptseminar)
- Recherche zu partieller dynamischer Rekonfiguration von FPGAs (Hauptseminar)
- Recherche zu Prozessoren mit anwendungsspezifischem Befehlssatz (ASIP) und konfigurierbaren Prozessorarchitekturen (Hauptseminar)
- Recherche zu PSL (Property Specification Language) (Hauptseminar)
- Recherche zum OpenJTAG Projekt (Hauptseminar)
- Recherche zum Stand der Technik zur Beschleunigung des Boundary Scan basierten Testens über JTAG (Hauptseminar)
- Recherche zur Generierung von VHDL aus UML Modellen (Hauptseminar)
- Systembeschreibung mittels VHDL/SystemC/C am Beispiel eines Prozessors (Bachelorarbeit)
- Umsetzung eines UML Parsers und VHDL Generators (Projektseminar)
- Untersuchung und Umsetzung einer automatischen VHDL Generierung von elementaren Funktionen für Testalgorithmen in FPGAs (Bachelorarbeit)
- Untersuchung und Vergleich der Synthese-Ergebnisse von verschiedenen Prozessor-Varianten (Projektseminar)
- Untersuchungen zur Modularisierung und Parametrisierung eines VHDL Prozessors zur automatischen Erzeugung von Prozessor Derivaten (Bachelorarbeit)
- Vergleich der Standards IEEE1149.1 und IEEE1149.7 (Hauptseminar)
- Vergleich unterschiedlicher Soft-Core Prozessorrealisierungen auf FPGA (Projektseminar)