Publikationen aus unserem Fachgebiet in der Hochschulbibliografie der TU Ilmenau

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Erstellt: Tue, 28 Jun 2022 23:03:48 +0200 in 0.0975 sec


Irmak, Hasan; Ziener, Daniel; Alachiotis, Nikolaos;
Increasing flexibility of FPGA-based CNN accelerators with dynamic partial reconfiguration. - In: 2021 31st International Conference on Field-Programmable Logic and Applications, (2021), S. 306-311

Convolutional Neural Networks (CNN) are widely used for image classification and have achieved significantly accurate performance in the last decade. However, they require computationally intensive operations for embedded applications. In recent years, FPGA-based CNN accelerators have been proposed to improve energy efficiency and throughput. While dynamic partial reconfiguration (DPR) is increasingly used in CNN accelerators, the performance of dynamically reconfigurable accelerators is usually lower than the performance of pure static FPGA designs. This work presents a dynamically reconfigurable CNN accelerator architecture that does not sacrifice throughput performance or classification accuracy. The proposed accelerator is composed of reconfigurable macroblocks and dynamically utilizes the device resources according to model parameters. Moreover, we devise a novel approach, to the best of our knowledge, to hide the computations of the pooling layers inside the convolutional layers, thereby further improving throughput. Using the proposed architecture and DPR, different CNN architectures can be realized on the same FPGA with optimized throughput and accuracy. The proposed architecture is evaluated by implementing two different LeNet CNN models trained by different datasets and classifying different classes. Experimental results show that the implemented design achieves higher throughput than current LeNet FPGA accelerators.



https://doi.org/10.1109/FPL53798.2021.00061
Irmak, Hasan; Corradi, Federico; Detterer, Paul; Alachiotis, Nikolaos; Ziener, Daniel;
A dynamic reconfigurable architecture for hybrid spiking and convolutional FPGA-based neural network designs. - In: Journal of Low Power Electronics and Applications, ISSN 2079-9268, Bd. 11 (2021), 3, 32, insges. 25 S.

This work presents a dynamically reconfigurable architecture for Neural Network (NN) accelerators implemented in Field-Programmable Gate Array (FPGA) that can be applied in a variety of application scenarios. Although the concept of Dynamic Partial Reconfiguration (DPR) is increasingly used in NN accelerators, the throughput is usually lower than pure static designs. This work presents a dynamically reconfigurable energy-efficient accelerator architecture that does not sacrifice throughput performance. The proposed accelerator comprises reconfigurable processing engines and dynamically utilizes the device resources according to model parameters. Using the proposed architecture with DPR, different NN types and architectures can be realized on the same FPGA. Moreover, the proposed architecture maximizes throughput performance with design optimizations while considering the available resources on the hardware platform. We evaluate our design with different NN architectures for two different tasks. The first task is the image classification of two distinct datasets, and this requires switching between Convolutional Neural Network (CNN) architectures having different layer structures. The second task requires switching between NN architectures, namely a CNN architecture with high accuracy and throughput and a hybrid architecture that combines convolutional layers and an optimized Spiking Neural Network (SNN) architecture. We demonstrate throughput results from quickly reprogramming only a tiny part of the FPGA hardware using DPR. Experimental results show that the implemented designs achieve a 7× faster frame rate than current FPGA accelerators while being extremely flexible and using comparable resources.



https://doi.org/10.3390/jlpea11030032
Asghar, Ali; Hettwer, Benjamin; Karimov, Emil; Ziener, Daniel;
Increasing side-channel resistance by netlist randomization and FPGA-based reconfiguration. - In: Applied reconfigurable computing, (2021), S. 173-187

Modern FPGAs are equipped with the possibility of Partial Reconfiguration (PR) which along with other benefits can be used to enhance the security of cryptographic implementations. This feature requires development of alternative designs to be exchanged during run-time. In this work, we propose dynamically alterable circuits by exploring netlist randomization which can be utilized with PR as a countermeasure against physical attacks, in particular side-channel attacks. The proposed approach involves modification of an AES implementation at the netlist level in order to create circuit variants which are functionally identical but structurally different. In preliminary experiments, power traces of these variants have been shuffled to replicate the effect of partial reconfiguration. With these dynamic circuits, our experimental results show an increase in the resistance against power side-channel attacks by a factor of [Tilde] 12.6 on a Xilinx ZYNQ UltraScale+ device.



Irmak, Hasan; Alachiotis, Nikolaos; Ziener, Daniel;
An energy-efficient FPGA-based convolutional neural network implementation. - In: S&ptbov;IU 2021, (2021), insges. 4 S.

Convolutional Neural Networks (CNNs) are a very popular class of artificial neural networks. Current CNN models provide remarkable performance and accuracy in image processing applications. However, their computational complexity and memory requirements are discouraging for embedded realtime applications. This paper proposes a highly optimized CNN accelerator for FPGA platforms. The accelerator is designed as a LeNet CNN architecture focusing on minimizing resource usage and power consumption. Moreover, the proposed accelerator shows more than 2x higher throughput in comparison with other FPGA LeNet accelerators with reaching up 14 K images/sec. The proposed accelerator is implemented on the Nexys DDR 4 board and the power consumption is less than 700 mW which is 3x lower than the current LeNet architectures. Therefore, the proposed solution offers higher energy efficiency without sacrificing the throughput of the CNN.



https://doi.org/10.1109/SIU53274.2021.9477823
Vos, Pepijn; deKirchhoff, Michael; Ziener, Daniel;
A complete open source design flow for Gowin FPGAs. - In: 2020 International Conference on Field-Programmable Technology, (2020), S. 182-189

In this paper, we propose an open source design flow for the low cost FPGAs from the company Gowin. Open source design tools are opening the door for custom extensions and modification in the design flow. The proposed design flow which supports almost all Gowin FPGA resources, is based on well-known open source tools, like Yosys and nextpnr, as well as on our proposed open source bitstream generator. The necessary architectural details of the FPGA family are gathered by input fuzzing and comparisons with the vendor tool flow. Experimental results show an almost similar performance as the vendor tools.



https://doi.org/10.1109/ICFPT51103.2020.00033
Osadchuk, Andriy; Däne, Bernd; Fengler, Wolfgang;
A resource-saving approach for adding redundancy to a Network-on-Chip system. - In: 2020 IEEE 44th Annual Computers, Software, and Applications Conference, (2020), S. 1417-1422

FPGAs (Field programmable Gate Arrays) are useful compo-nents for embedded systems. In combination with Systems-on-Chip and Networks-on-Chip they enable flexible system solutions. Reliability and fault tolerance in such systems often is implemented by adding components for redundancy. Due to constraints in structural resources of FPGA chips, this approach in many cases does not provide adequate solutions. Indirect re-dundancy combined with universal component monitoring is a solution for failsafe Systems-on-Chip / Networks-on-Chip appli-cations in such situations.



https://doi.org/10.1109/COMPSAC48688.2020.00-57
Weichenhain, Maxi;
Ein Petri-Netz-Tabellen-Modell zur Anwendung im klassischen und agilen Projektmanagement. - Ilmenau : Universitätsbibliothek, 2020. - 1 Online-Ressource (XII, 149, XII-LXIII Seiten)
Technische Universität Ilmenau, Dissertation 2020

Projektmanagement (PM) und Petri Netze (PN) haben als Gemeinsamkeit, dass Aktivitäten in Abhängigkeit von Ereignissen ausgeführt werden, welche dann selbst wieder Ereignisse erzeugen können. Wenn die Anwendungsdomäne PM und das Modellierungsmittel PN zusammentreffen, besteht die Möglichkeit Synergieeffekte entstehen zu lassen. Um ein Modell des agilen und klassischen PM in ein PN-Modell zu überführen, sind dazu beide Welten zur Modellierung und Simulation zu vereinen. Es existieren durchaus eine Reihe von Ansätzen auf diesem Gebiet, allerdings ohne Berücksichtigung wichtiger Teilaspekte, wie z. B. die der praktischen Anwendbarkeit. Die vorliegende Arbeit legt deshalb einen zyklischen Ablauf zugrunde, der mit strukturierten Tabellen beginnt. Diese kommen dem Vorgehen im praktischen PM entgegen, erreichen aber durch die Systematisierung die Überführbarkeit in das PN-Modell. Das PN-Modell legt eine Variante zugrunde, die aus der Sicht der Anwendungen verschiedene PN-Erweiterungen wie hierarchische, zeitbewertete oder gefärbte Netze unter Verwendung strukturierter Marken aufnimmt. Teilaufgaben werden in hierarchische PN-Konstrukte gekapselt, die anpassbar durch das innere PN, das Verhalten von Objekten des PM beschreiben. Typische Objekte wie Aktivitäten und Ressourcen sind durch Eigenschaften wie Atomarität, Wiederverwendbarkeit und Zeitverbrauch gekennzeichnet. Wechselwirkungen zwischen Konstrukten werden über PN-Elemente beschrieben. Der gesamte Projektplan wird dadurch aus Konstrukten und deren Beziehungen aufgestellt. Das PN bildet dabei die zentrale Ablauflogik. Die Umsetzung beruht darauf, die Dateneingabe von der Planung und den aktuellen Zwischenständen in der Tabellenstruktur vorzunehmen, und im Hintergrund automatisch das PN zu generieren bzw. zustandsabhängig zu verändern. Dafür wird in der Arbeit ein experimentelles Tool beschrieben. Dabei sollen anschließend die Ergebnisse durchgeführter Simulationen mit einem Standard-PN-Tool erneut in die bestehende Tabelle zurückgeführt werden. Diese grundlegenden Vorteile des PN-Konzeptes können so vollumfänglich ausgenutzt und für den Projektmanager auch ohne PN-Kenntnisse Verwendung finden. Dadurch wird die Methode dynamisch und ist für verschiedenste Projekte universell einsetzbar.



https://www.db-thueringen.de/receive/dbt_mods_00045619
Ganishev, Vasilii;
Entwicklung von Modellen und Techniken zur Prozessplanung und Ablaufsteuerung in komplexen Forschungsprojekten. - Ilmenau : Universitätsbibliothek, 2020. - 1 Online-Ressource (viii, 159 Blätter)
Technische Universität Ilmenau, Dissertation 2020

In dieser Dissertation werden Modelle und Techniken zur Prozessplanung und Ablaufsteuerung unter Unsicherheit behandelt. Forschungs- und Entwicklungsprojekte sind kompliziert zu überwachen und zu steuern, weil die Bearbeitungszeiten von Aufgaben variieren können und das genaue Prozessmodell am Anfang nicht vollständig bekannt ist. Die Nutzung verschiedener Ressourcen, einschließlich Personal und Ausrüstung (Computer, Geräte usw.), beeinflusst auch den Zeitplan und die Kosten der Projekte. Bayes'sche Netze werden verwendet, um den Einfluss von Unsicherheiten darzustellen und zu messen. Dadurch ist es möglich, Informationen über die Projektstruktur in den Entscheidungsprozess einzubeziehen. Das Modell baut auf einem Prozessmodell eines Projekts auf. Schätzungen der Aufgabendauer werden als Zufallsvariablen für die Inferenz verwendet. Fuzzy-Logik, eine häufige Methode zur linguistischen Beschreibung der Abhängigkeiten zwischen verschiedenen Parametern, wird für die Modellierung des Einflusses von Ressourcennutzung verwendet und kann unter einigen Annahmen auch in solche Modelle integriert werden. Es werden Regeln für die Übertragung von häufig anzutreffenden Workflow-Mustern, wie Sequenz, paralleler Bearbeitung (AND-Join), Alternativen (XOR- und OR-Join), auf Bayes'sche Netze erarbeitet. Aufgabendauer wird basierend auf einer speziellen Art der Beta-Verteilung, der PERT-Verteilung, modelliert. Es werden Techniken der Diskretisierung dieser Verteilung für die zukünftige Verarbeitung in Bayes'schen Netzen entwickelt und untersucht. Das entworfene Modell wird ergänzt, um zusätzliche Informationen über Ressourcennutzung in Form von Fuzzy-Variablen aufnehmen zu können. Es werden Algorithmen für die Berechnung des Wahrscheinlichkeitsmaßes dieser Variablen ohne und mit A-priori-Informationen über deren Verteilung entwickelt; damit können sie unter Verwendung von virtuellen Evidenzen in Bayes'schen Netzen modelliert werden. Mit diesem Modell ist es möglich, den Einfluss von unsicheren Faktoren auf die Laufzeit von Forschungs- und Entwicklungsprojekten zu messen, Was-wäre-wenn-Szenarien zu erstellen und die Auswirkungen von Änderungen im Projektplan auf dessen Gesamtdauer abzuschätzen.



https://www.db-thueringen.de/receive/dbt_mods_00040693
Kirchhoff, Michael;
Realisierungsmethodik von applikationsspezifischen Softcore FPGA-Lösungen : in Abhänigkeit von algorithmischen Anforderungen im Einsatzgebiet eingebetteter Systeme. - Ilmenau : Universitätsbibliothek, 2019. - 1 Online-Ressource (x, 215 Seiten)
Technische Universität Ilmenau, Dissertation 2019

Die vorliegende Dissertation befasst sich mit Prinzipien, Methodiken, Techniken und Realisierungen zur systematischen Entwicklung von komplexen eingebetteten Systemen unter Verwendung von Softcore Prozessoren. Die adressierte Aufgabendomäne ist vor allem die echtzeitkritische Daten- und Bildverarbeitung. Notwendig sind neue Lösungen aufgrund immer leistungsfähigerer eingebetteter Systeme, mit deren Hilfe Aufgabenfelder bedient werden können, die bisher mit diesen Systemen nicht umsetzbar waren. Aufbauend auf den Darstellungen bereits existierender Modelle und Verfahren, wie z. B. dem V-Modell oder dem Hardware-Software Co-Design, wird eine spezielle Realisierungsmethodik für applikationsspezifische Softcore FPGA-Lösungen in Abhängigkeit von algorithmischen Anforderungen in der Aufgabendomäne erarbeitet. In diesem Zusammenhang wird eine Softcore-Bibliothek mit an diese Domäne angepassten Eigenschaften konzipiert und umgesetzt. Das dabei verwendete modellbasierte Vorgehen ermöglicht durch eine hierarchische Beschreibung und Validierung eine zeit- und kosteneffiziente Entwicklung komplexer Systeme. Für jede Abstraktionsebene werden Modelle vorgestellt, die jeweils auf dieser alle notwendigen Anforderungen zur frühzeitigen Fehlererkennung und Fehlervermeidung sowie eine automatisierte Codegenerierung und Optimierungen sinnvoll umsetzen. Durch gezielte Festlegung einzuhaltender Kriterien und Entwicklungsschritte wird dabei in jeder Komponente der Toolchain eine bestmögliche Kombination von zeit- und kosteneffizienter Entwicklung mit der Sicherstellung der Einhaltung harter Echtzeiteigenschaften sowie einer Maximierung der Wiederverwendbarkeit, erreicht. Dabei spielt die Anpassbarkeit der eingebetteten Systeme mit Hilfe von partieller Rekonfiguration, mit der das dynamische Austauschen von Teilen des Softcores oder sogar ganzer Softcore Prozessoren zur Laufzeit ermöglicht wird, eine wichtige Rolle. Es erfolgen ein praktischer Nachweis der Funktionalität der erarbeiteten Modelle sowie ausführliche Experimente über die zeitlichen Anforderungen bei der partiellen Rekonfiguration von Softcore Prozessoren. Die praktischen Ergebnisse der Arbeit zeigen deutlich die Effizienz der Entwicklung von Lösungen mit der konzipierten und umgesetzten Toolchain sowie die Relevanz und Einsetzbarkeit der partiellen Rekonfiguration in diesem Gebiet.



https://www.db-thueringen.de/receive/dbt_mods_00045755
Kirchhoff, Michael; Wagner, Lothar; Däne, Bernd; Streitferdt, Detlef; Fengler, Wolfgang;
Case study on design and evaluation of a multi-soft-core processor. - In: 2019 IEEE 10th Annual Information Technology, Electronics and Mobile Communication Conference (IEMCON), (2019), S. 589-594

https://doi.org/10.1109/IEMCON.2019.8936221